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利用Formal引擎提升复杂设计跨时钟域的检查和验证效率

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摘要为了减少复杂设计中可能的亚稳态风险，不少公司都采用工具或人工来检查设计中存在跨时钟域的问题。传统的检查方法只能检查设计中是否做了跨时钟域的处理，却无法检查处理得是否合理，而静态Formal验证技术采用数学穷举的方法，利用断言对设计中的同步器进行快速验证，确保数据的可靠传输，有效避免了一些设计缺陷。Mentor公司的QuestaCDC和Forma1工具可以对设计进行跨时钟域的检查，并可用Formal引擎证明设计中跨时钟域同步器与其断言的一致性，可极大地提高复杂设计的验证效率和鲁棒性。

DOI kd2zm2rxd6/1724214

作者游余新

机构地区不详

出处《中国集成电路》 2017年3期

关键词亚稳态跨时钟域检查静态验证技术Formal 断言

分类 [电子电信][微电子学与固体电子学]

出版日期 2017年03月13日（中国期刊网平台首次上网日期，不代表论文的发表时间）