简介： 计数器1计数器2计数器3计数器4计数时钟延迟CLK[0|90|180|270]3.2943.5623.6403.149待测信号延迟3.9624.6654.8434.767时钟相对信号延迟0.6681.1031.2031.618延迟误差TdTd=1.618-0.668=0.950表中第一栏为从ＣＬＫＤＬＬ中出来的计数时钟到各自计数器的延迟时间,造成系统测量脉宽误差的来源主要有系统原理误差ＴＳ、时钟相移误差ＴＰ和信号延迟误差Ｔｄ以及计数时钟抖晃ＴＣ,以４ｆ的时钟频率对待测信号进行计数测量
基于数字移相的高精度脉宽测量系统及其FPGA实现
