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摘要:文章介绍了三电平SVPWM的拓扑结构和算法,描述了采用FPGA的实现方法仿真和试验表明:仿真与试验波形是一致的,FPGA可以提高控制器处理速度。
关键词:三电平;SVPWM;FPGA;控制器;处理速度;交流传动
1三电平SVPWM拓朴结构及算法
1.1三电平逆变器的拓扑结构
三电平逆变器的拓扑结构如图1所示,通过控制功率器件的开通和关断,每相可获得3种不同电平+、0、一E。当vl和V2导通,V3和V4关断时,输出电压为+;当V2和V3导通,v1和V4关断时,输出电压为0;当V3和V4导通,v1和V2关断时,输出电压为一,用电压状态符号P、O、N表示,如表1所示。由于三电平逆变器每个桥臂可有3种开关状态,因此整个逆变器共有33=27种不同开关组合,对应着27个基本空间电压矢量,如图2所
2FPGA实现方法
FPGA的硬件选择Xilinx公司的Spartan3系列的XC3S400—4芯片,其逻辑延时为4ns,包含16个硬件乘法器,360KB的RAM。为保证算法的控制效果,芯片的运行频率需要达到50MHz。
2.1FPGA算法实现
针对FPGA算法实现,下面需要注意以下几个地方:①定点数计算中,需要综合考虑计算速度和精度。②扇区映射需要先定义,为R0M变量,直接查表得到,缩短计算时间。③简化扇区映射流程,采用IF—ELSEIF—ELSE语句实现。④在式(3)中计算PWM时间时,根据m变量的不同,会出现需要的除以4或2的情况,此时可通过移位运算实现,既节约乘法器资源,又缩短计算时间。
2.2流水线优化
由于三电平SVPWM的计算过程较为复杂,完全采用组合逻辑的方式实现,则会由于逻辑处理的延时导致2个结果:
①为保证控制效果,FPGA芯片内部时钟以50MHz的速度运行,则会导致计算结果错误。
②为保证计算结果正确,降低FPGA芯片内部时钟的运行速度,以满足逻辑时序要求,则会导致控制性能下降。
所以编译程序时查看时序报告,得到芯片运行的最大时钟频率为11.034MHz,不能满足控制性能对50MHz处理频率的要求。为提高芯片的处理速度,需要对组合逻辑进行流水线优化。首先将三电平SVPWM的计算过程拆分为一个个较为简单的组合逻辑,再在相互连接的组合逻辑中插人流水线寄存器,保证数据的一致性。流水线优化图如图4所示,采用4级流水线,每级流水线之间的组合逻辑复杂程度相当,插人流水线寄存器,以满足时序要求。再次编译程序,查看时序报告,得到芯片运行的最大时钟频率为86.606MHz,满足控制要求。
(b)试验波形
图8高调制比下相电压输出波形
4结语
FPGA不仅能够解决三电平SVPWM算法复杂的问题,而且能够解决多相多电平拓扑SVPWM算法的问题,提升交流传动数字控制系统的性能,也能同时控制多个变流器,降低控制系统的成本。由于FPGA具有硬件可编程能力,可以提高控制器的通用性,所以FPGA在交流传动数字控制系统具有广阔的应用前景。
参考文献:
[1]薄保中,苏彦民.三电平逆变器的分析与控制[J].电气传动,2003(2):14一17.
[2]田玉超,刘勇,丛望.SVPWM控制三电平逆变器算法研究[J].应用科技,2005(3):34—36.