高速流水线浮点加法器的FPGA实现-中国期刊网

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（整期优先）网络出版时间：2009-04-14

作者: 王晓莉;黄伟;王典洪

电子电信 >电路与系统

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浮点加法运算是现代数字信号处理中非常频繁的操作算法。文中结合VerologHDL和FPGA可编程技术来完成流水线结构进而实现符合IEEE754标准的单精度浮点数加法器的设计方法。通过仿真验证，该设计运算精度可达104，而且设计结构合理，可用于中高速信号处理系统之中。

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浮点加法器 IEEE 754 单精度浮点数流水线 FPGA

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