基于PXIe架构的信号发生器的方案设计

基于PXIe架构的信号发生器的方案设计

黄晓阳

国家知识产权局专利局专利审查协作天津中心   天津   300304

摘要：随着高性能CPU、可编程门阵列（FPGA）以及高性能专用集成电路在工控机领域的推广应用，对工控机系统架构设计带来了极大的挑战。目前主流的工控机在系统带宽、标准架构、板卡兼容性等诸多方面限制了系统的升级。为此，本文提出了一种基于PXIe标准架构的适用于高带宽、可扩展、灵活系统升级的信号发生器方案设计。解决了传统工控机系统架构的兼容性差、系统升级缓慢的问题，为高带宽、低时延、多体制、多源同步的信号发生器方案设计与技术验证，提供了标准的验证与应用平台。

关键词：PXIe；信号发生器；架构

1 引言

现有系统平台主要由 处理器板、信号生成板卡、时钟同步板卡、时钟源模块、射频模块、射频合路器等组成。该系统平台架构成熟且可靠，并且广泛兼容工控领域的CPCI货架产品。但不足之处在于。随着系统平台的升级，硬件频点数、仿真精度、仿真频度等关键指标对系统平台系统提出了更高的要求。传统的CPCI 架构的工控机平台在系统运行效率、多核多线程数据处理能力以及实时性等方面均已无法满足需求。因此选择合适的硬件平台架构关乎当面升级的总体技术指标以及未来升级的空间。

在工控领域，主流系统平台架构有CPCI架构、PXI架构、PXI-E架构、CPCI-E 、VPX/OPENVPX，其中VPX/OPENVPX主要应用于军用、航空航天、国防等领域。结合当前系统平台升级的需求（架构的成熟度、成本控制、货架产品支持度、系统开发周期），考虑到PXI-E在系统成熟度、可扩展性、厂商支持程度以及成本控制等优势，优选PXI-E系统架构作为系统平台升级的系统基础平台。

2 基于PXIe架构的系统平台的方案设计

PXIe作为一种高速型互联架构平台，系统总线带宽可达16GB/s（PCIe上行速率，模式：1 X8＋1X16 link，PCIe Gen2.0），可向下兼容PXI、CPCI-E、CPCI标准板卡，通过增加PCIe总线、触发总线、本地总线以及系统时钟（10MHz、100MHz），用户可灵活选配标准货架产品，快速实现产品功能验证和测试系统的搭建。

2.1PXIe互联架构

一个标准的PXIe系统由系统控制器（System Controller Module）、系统定时模块（System Timing Module）、外设模块（Peripheral modules）、电源、PXIe背板以及机箱等部分组成。以3U的8槽PXIe系统为例，统控制器，也就是CPU模块位于机箱的左边第一个槽位，其左边预留了三个扩展槽位给系统控制器使用，以便插入因功能复杂而体积较大的系统卡。从第二个槽位开始至第八个槽位分配给定时槽为和外设槽位，其中定时槽位可以根据系统的定时与同步需求，灵活确定定时槽位的位置关系。

2.2平台系统组成

平台系统采用PXIe硬件基础架构平台，能够接受并处理数学仿真软件生成的观测数据及电文文件，同时实现各系统频点的信号模拟，系统组成如图2-1所示。

图2-1平台系统组成框图

2.3平台硬件设计方案

系统硬件包含主控模块，以及运行于主控模块上的底层驱动软件和数学仿真软件。主控模块核心由CPU与PCIe Switch组成，用于系统的控制与数学仿真计算。底层驱动软件主要为各功能板卡驱动程序，实现板卡功能调度、接口实现等功能。数据仿真系统硬件框架如下图2-2所示：

系统指标需求：基于Inter CoreTM系列7代或9代处理器、处理器基本频率2.7GHz，最大工作频率3.2GHz以上，4核，8线程；PCIe Gen2.0或PCIe Gen3.0技术；支持四链路配置：4 X 4 Link；同时支持双链路配置：x8/x4；内存在16G以上，可扩展至32G；双硬盘接口：Sata2.5*1、mSata*1；硬件指标：64GB固态硬盘＋500TB HDD机械硬盘；网口指标：至少2个以上的10/100/1000Mbps以太网接口；至少3个以上的USB3.0接口（兼容USB2.0）；至少支持一路VGA、2个DP显示接口；至少支持一路RS232接口；最大功耗控制在50W以下；符合PXITM-5 Rev 1.0规范。

图 2‑2 数仿硬件平台架构框图

信号处理板为系统平台中的核心板卡，实现信号的调制、生成，并且能够对输出信号进行功率调整等操作，能够具备多种外部接口，支持不同频段信号输出的配置。

图 2‑3信号处理板原理框图

信号处理板功能要求：板卡采用3U PXIe标准板型插卡设计，支持风冷与导冷结构；板卡构架为FPGA+2DAC模式，FPGA完成中频数字信号的生成，然后经2片双通道DAC将数字中频信号转换成模拟中频信号，单板卡输出4路模拟中频信号；板卡与机箱背板通过PXIe架构PCIE协议传输，最高速率支持25Gb/s；FPGA的工作时钟（差分时钟）与2片DAC的采样时钟（差分时钟）同源，为163.68Mhz，具备两路输入端口，一路从机箱背板接口（差分时钟）输入，一路从前面板SMA端口（单端时钟）输入，两路端口可自由切换；从背板或是从前面板输入到FPGA以及2片DAC之间的时钟走线需做等长；FPGA具备两路1PPS秒脉冲触发输入端口，一路从机箱背板接口输入，一路从前面板SMA端口输入，两路端口可自由切换；具备三种复位功能：上电复位、手动按键复位、PCIe复位；时钟分发与同步芯片实现采样时钟分发与板间一致性；DDR用于存放系统参数；预留PRM接口，用于产生RNSS军码；指示灯要求：具有主要器件上电正常指示灯、FPGA加载正常指示灯、测试灯（2个）；具备PCIe通信功能：与上位机通过PCIe总线通信，开发相应的底层驱动；具备RS232信号拓展接口；具备千兆网络接口，从背板输出，开发相应驱动；上位机可获取板卡温度监测、FPGA加载完成等信息；充分考虑到通用性和可扩展性。

3 总结

本文通过总结当前实际工程中传统CPCI结构的信号发生器方案中存在问题，并结合为未来多信源、多体制等新型信号发生器的升级换代需求，提出了一种基于PXIE总线架构的系统方案设计，该方案从信号的生成、数据与时钟同步、数据处理（CPU板）、以及上位机软件等方面进行论述，系统在功能和性能指标上均能符合本工程方案设计技术要求。同时在系统升级与维护、系统标准化、统一化方面给出了最优解，为后续在产品推广应用，提供了坚实的技术基础。