高精度多源时钟基准源的设计方案研究

高精度多源时钟基准源的设计方案研究

黄晓阳

国家知识产权局专利局专利审查协作天津中心   天津   300304

摘要：时钟基准源是一种能够为系统提供长期、稳定、高精度的时钟源系统，被广泛应用于多源、多体制通信系统中，如GPS、北斗、IEEE1588、NTP/PTP服务器等，尤其在卫星导航领域。本文通过构建一套基于GPS/北斗时钟为基准的高精度时钟源，该系统主要由导航接收机、高精度压控晶振、DDS信号发生器、DA转换器、FPGA以及CPU等组成。在功能上，系统可对外提供多路高稳时钟源：10MHz、10.23MHz、1PPS以及100MHz。在同步设计上，系统采用导航接收机输出1PPS信号与本地高精度压控晶振实现时间同步，并通过FPGA以及DA转换器，实现时钟的驯服；另外本系统通过DDS信号发生器以及10.23MHz高精度压控晶振,实现10.23MHz时钟与GPS接收机以及本地10MHz时钟的系统同步。

关键词：时钟；10MHZ；同步

1 引言

时钟基准源作为多体制信号源的时钟基准，为信号源系统提供高精度、统一的时钟源，确保系统处于同源、同步的运行状态，本设计方案中通过构建一套基于GPS/北斗时间为基准的高精度多源时钟源，该时钟源可以通过实时接收GPS/北斗授时数据，实现与导航卫星的时间统一；另一方面该时钟源可通过外设输入1PPS秒脉冲或10MHz时钟，完成与高精度时钟源的同步，如原子钟、NTP服务器等。根据系统的性能需求，需对时钟基准源进行以下方面的研究：外部标准时钟源输入功能保持不变：接收1路外10MHz正弦信号输入，内部与外部10MHz频率同步；接收1路外10.23MHz正弦信号输入，内部与外部10.23MHz频率同步。外1PPS秒输入功能保持不变:接收外1PPS秒输入，通过开关实现内外1PPS的自由切换；输出1路10MHz正弦信号、4路10.23MHz正弦信号、1路327.36MHz正弦信号、2路1PPS秒脉冲等多种信号，输出路数增加1路10.23MHz。

2时钟基准源总体设计

时钟基准源整体设计思路是实现产生相位同步的10MHz正弦信号、10.23MHz正弦信号、LVTTL电平1PPS信号以及327.36MHz正弦信号的功能。其工作原理框图如图1所示：时钟基准源内部主要由主控模块（包含FPGA处理器、数字锁相环单元、时差测量单元、1PPS产生及串口通讯单元）、模拟锁相环模块、倍频模块、放大输出模块等模块组成。

主控模块主要实现内外源的切换、FPGA控制、1PPS秒产生、串口监控功能以及信号隔离、电平转换等等功能；锁相环模块主要实现10.23MHz的模拟锁相及外参考输入后的数字锁相功能；倍频模块主要通过16倍频器实现327.36MHz信号的输出；放大输出模块主要实现10MHz、10.23MHz以及327.36MHz信号等频标信号输出的电平处理，实现电平调节的功能；本次更改后电源直接采用PXIE上的+12V供电，经过板卡上的稳压芯片及电源转换芯片，转换成时钟基准源需要的+5V电源、+12V电源、+3.3V电源等。

图1 工作原理框图

2.1硬件设计

如图1所示，时钟基准源内置高稳恒温10.23MHz晶振作为主时钟源，10.23MHz晶振先进行功分，1路功分成3路，1路进入FPGA分频产生内部1PPS秒信号，在没有外部1PPS秒信号的情况下，直接由内部10.23MHz晶振分频产生的内部1PPS秒信号驱动分配输出2路，作为本模块的1PPS秒输出信号使用，而本模块输出的10MHz信号是由另1路功分的10.23MHz信号DDS产生的，327.36MHz信号是由第3路功分的10.23MHz信号经过16倍频器倍频产生的，这样可以完全保证本机输出的1PPS秒信号、10MHz信号、10.23MHz信号以及327.36MHz信号的相位关系固定，而且是同源输出。

当有外部1PPS秒信号输入时，外部1PPS秒信号先进行驱动处理，然后与内部1PPS秒信号进入切换模块，由FPGA软件进行切换选择，优先选择外部1PPS秒信号直接输出，此时，本机输出的1PPS秒信号是将外1PPS秒信号输入后功分成2路，1路信号进入切换模块切换输出后再经驱动分配成2路1PPS秒信号作为本机的1PPS秒信号直接输出给终端使用，另1路与内部10.23MHz信号产生的内部1PPS秒信号进行实时时差测量，将得到本地时钟与外部1PPS秒信号的时差值，然后经过数字锁相环算法，调整内部10.23MHz晶振输出的频率准确度及秒信号的相位，使其与外部输入的1PPS秒信号同步，调整后的10.23MHz信号在经过DDS滤波产生10MHz信号直接分配输出，调整后的10.23MHz信号经过16倍频器倍频后生成327.36MHz信号输出，这样也保证了本机输出的1PPS秒信号、10MHz信号、10.23MHz信号以及327.36MHz信号的相位关系固定，而且是同源输出。

2.2软件设计

时钟基准源的内部软件采用FPGA完成，其工作原理框图如图2所示：FPGA内部有3个PLL为各个模块提供系统时钟。其中，50MHz作为FPGA最小系统的时钟，主要为NIOSS核和外参考在线检测模块提供时钟。内10.23MHz信号经过PLL倍频生成204.6MHz为时差测量模块提供时钟，时差测量模块测量的是外1PPS与内10.23MHz分频产生的1PPS之间的秒差，该秒差用来实现外1PPS对内10.23MHz晶振的自动驯服功能。327.36MHz时钟主要作为2路NCO、DA驱动逻辑的时钟，10.23MHz时钟分频产生本地1PPS信号。MicroBlaze软核主要内部源自动驯服、串口通讯、状态指示灯控制、鉴相器控制、参考源切换开关控制等功能，是整个模块的控制核心。

图2 软件工作原理框图

2.3结构设计

时钟基准源的外形尺寸为了满足系统的需求，现设计去掉外壳，直接采用裸板配合PXIe专用连接器安装方式安装，不加外壳的外形尺寸为：220mm（长）×160mm（宽）×15mm（高）mm，公差±1mm，具体尺寸如图3所示。

图3 板卡图

3 总结

时钟基准源作为通信系统的关键组成部分，它是维持通信系统的实时性、可靠性以及通信的质量的重要保证。本设计方案中通过构建一套基于GPS/北斗时间为基准的高精度多源时钟源，该时钟源可实现与GPS/北斗时基和原子钟同步的自由切换，为构建地面测试系统提供了可行的时钟源解决方案。