国产FPGA的应用与实现

国产FPGA的应用与实现

李宁杨滢弘

四川九洲空管科技有限责任公司  四川省绵阳市  621000

摘要:本文以国内XX微的JFM7K325T型FPGA为例，对FPGA的电源配置、模式配置、高速部分配置等进行研究并通过上板验证。

引言

FPGA由于其现场可编程的特性，广泛用于通信、雷达、数据中心、人工智能等行业，现国产化形势背景下涌现了大量的国产元器件，其中FPGA也开始实现了大规模的国产化应用，本文对国产XX微的JFM7K325T型FPGA进行了应用验证，并列出其关键配置信息。

1资源情况

JFM7K325T型FPGA资源对标xilinx的7系列FPGA XC7K325T,集成了功能强大、并可以灵活配置组合的可编程资源，用于实现输入输出接口、通用数字逻辑、数字信号处理、时钟管理等多种功能，具体资源信息见表1。

表1 FPGA资源信息

2电源配置

JFM7K325T型FPGA电源由VCCINT、VCCAUX、VCCBRAM、VCCAUX_IO、VCCO、VCCADC、VCCBATT组成，其电压配置如表2所示。

表2 FPGA的电源

该型号FPGA在内部已集成小容值电容，因此在使用时各个电源需要额外的大容值的电容来保证电源电压的稳定性，各电源所需的滤波电容如表3所示。为保证配置FLASH的电平与FPGA配置引脚一致，需设置bank14与bank0的供电电平一致，当使用BPI等配置方式需要使用bank15的引脚时，需设置bankl4、bank15与bank0供电电平一致。

表3 电源所需滤波电容及参数

为保证上电启动的可靠性，该FPGA上电需保证上电顺序为VCCINT—VCCAUX—VCCO，下电时顺序相反。

2特殊管脚的配置

该FPGA的加载相关配置管脚有DONE、INIT-B、PROG、M2、M1、M0、CFGBVS、JTAG信号、BPI模式专用配置信号等，其中DONE引脚为330Ω电阻上拉到VCCO0，INIT-B，PROG引脚为4.7KΩ电阻上拉到VCCO0，M2，M1，M0根据使用的配置模式接入电平，如主SPI模式时，M2=M1=VCCO0，M0=GND，CFGBVS引脚使用与xilinx不同，该引脚需100Ω电阻上拉至VCCO0。JTAG引脚在做多片FPGA级联时，TMS、TCK需使用菊花链方式连接，并在最后一片FPGA处进行端接。

其他配置引脚有RDWR-B、CSI-B、RS0、RS1、PUDC，其中RDWR-B、CSI-B、RS0、RS1、为专用引脚，不使用时不能作为用户IO使用，PUDC为上电后和配置过程中内部上拉功能的控制引脚，接入低电平时使能IO引脚内部上拉，在配置过程中IO引脚保持上拉状态。

3输入时钟

该FPGA输入时钟支持单端与差分电平格式，普通bank的时钟需由MRCC引脚输入作为全局时钟，以保证内部时钟的质量，普通bank时钟内部无偏置电路，若差分时钟经过AC耦合输入，则需要外部增加偏置电路，高速bank为专用时钟引脚且内部已有偏置电路，无需额外的偏置。

4高速部分的配置

高速部分电源需保证每个Group需放置1个4.7uF电容，同时在电源引脚处适当增加0.1uF电容，RCAL电阻两端电源与地的走线需按照差分走线方式进行，高速部分电源纹波Vpp需保证在10mV以下，时钟信号需保证频率的稳定，尤其是板间通信时，如果有条件尽可能做同源时钟设计。高速链路上串接0.1uF耦合电容，为保证信号完整性尽可能减小电容封装，减少链路的过孔，控制差分信号的阻抗，当外部器件内置耦合电容时，链路上不再增加额外的耦合电容。

5应用验证

  本文采用FPGA、时钟管理芯片、光模块、电源转换芯片等组成验证板，通过高速总线实现千兆以太网、万兆以太网功能，与上位机光模块进行通信，将上位机数据通过FPGA处理后返回，对FPGA的功能进行验证，硬件框图如下图所示。经验证FPGA时钟模块、网络通信功能、数据处理功能均够正常工作。

图1 验证模块框图

作者简介：

李宁（1990-），男，山西大同人。大学本科学历，工程师，从事二次雷达系统研发工作。

杨滢弘（1997-），男，四川绵阳人，大学本科学历，助理工程师，从事航管功能FPGA研发工作。