简介:随着经济的飞速发展,社会的进步,人们对电子科技产品的需求越来越丰富,而企业之间的竞争越来越激烈,重视客户需求并实现“短平快”交付是企业竞争力的一个重要表现。在电子产品PCB设计中,优化设计流程,将产品串行设计更改为并行设计,是缩短产品开发周期的一个有效方案。文章通过流程更改、软件选择、协作方案等方面进行分析,讨论各要素在产品设计“短周期”上的作用,可为项目实现“短平快”目标提供参考和借鉴。
简介:DDR3SDRAM是新一代的内存技术标准,也是目前内存市场上的主流。大量的嵌入式系统或手持设备也纷纷采用DDR3内存来提高性能与降低成本,随着越来越多的SoC系统芯片中集成DDR3接口模块,设计一款匹配DDR3的内存控制器IP软核具有良好的应用前景。本文在研究了DDR3的JEDEC标准的基础上,设计出DDR3控制器IP软核的整体架构,并使用VerilogHDL语言完成DDR3控制器IP软核。在分析了40nmDDR3PHY测试芯片的基本性能的基础上,设计DDR3控制器IP软核的接口模块。搭建利用AXI总线对DDR3控制器IP软核发出直接激励的仿真验证平台,针对设计的具体功能进行仿真验证,并在XilinxXC5VLX330T-FF1738-2开发板上实现对DDR3存储芯片基本读/写操作控制。在EDA仿真环境下,DDR3控制器IP软核的总线利用率达到66.6%。