简介:浮点加法运算是现代数字信号处理中非常频繁的操作算法。文中结合VerologHDL和FPGA可编程技术来完成流水线结构进而实现符合IEEE754标准的单精度浮点数加法器的设计方法。通过仿真验证,该设计运算精度可达104,而且设计结构合理,可用于中高速信号处理系统之中。
简介:给出了一个SMIC0.13μmCMOS工艺的10bit/60MHz流水线ADC的设计方法。该电路去掉了采样保持电路,同时引入运放分享技术,从而大大降低了功耗。仿真结果显示。在60MHz时钟采样时,其ENOB为9.67bit,SFDR为75.2dB。
高速流水线浮点加法器的FPGA实现
10bit 60Msps 15mW流水线ADC的设计